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SEMICONDUCTORS / 半導體

從一張設計圖，
到數十億個開關。

晶片的誕生，是設計、製造、設備材料與封裝測試的協作。先認識三個層次，沿著一顆晶片的旅程建立全貌，再看製程、產業分工與台股的位置。

晶圓（Wafer）
製造多顆電路的圓形矽基材，一片上同時做出很多個晶粒。
晶粒（Die）
晶圓上切下的一個電路單元；新聞說的「小晶片（chiplet）」就是可以拼裝的晶粒。
封裝（Package）
替晶粒提供保護、散熱與對外連接，也可以把多個晶粒整合成一顆產品。
01 / CHIP JOURNEY

一顆晶片的產業旅程。

四個階段依序發生；點一個階段，下方圖解會切換到那一段。

  1. 先決定功能、架構與介面，再進行電路設計、驗證與實體布局，產生製造所需的設計資料。

    台廠例：聯發科、創意、世芯-KY（設計／設計服務）、力旺（IP）

    研究問題：這顆晶片解決什麼問題？

  2. 透過反覆的材料處理與圖案轉移，建立電晶體與互連。晶圓製造涉及大量互相依賴的步驟。

    台廠例：台積電（晶圓代工）

    研究問題：瓶頸是設備、材料、製程還是良率？

  3. 晶圓階段的電性測試幫助辨識符合要求的晶粒，讓後續封裝更有依據；它不是品質驗證的最後一步。

    台廠例：京元電子（測試）

    研究問題：測試涵蓋什麼缺陷與規格？

  4. 依封裝方式進行切割、組裝、互連與保護，再完成相關測試。不同先進封裝有不同整合順序。

    台廠例：日月光投控、台積電（先進封裝）

    研究問題：封裝如何影響效能、散熱與成本？

流程為概念整理；實際製造、測試及封裝順序依產品與技術不同。各階段台廠例的出處與代號見 03 價值鏈。

02 / BUILDING THE LAYERS

製造電路，是一層層做出圖案。

沉積、微影、蝕刻是一個循環：先加一層材料，再用光阻定義圖案，最後把不要的部分移除。實際製程還包含清洗、離子植入、退火、研磨與量測等步驟，並反覆執行。

  1. 先把需要的材料加到晶圓上，形成薄膜，作為後續結構的一部分。

  2. 塗佈光阻後，經曝光與顯影形成圖案，供後續製程使用；微影本身不是把下層材料直接刻掉。

  3. 依光阻圖案移除暴露的材料，再去除光阻，圖案就轉移到材料層；實際形狀取決於製程條件。

示意圖不代表實際比例、材料厚度或完整製程配方。

03 / WHO DOES WHAT

同一顆晶片，不同公司的分工。

把公司放回價值鏈：每一段交付什麼、靠什麼收錢、台股有誰被點名。同一家公司可能跨好幾段（例如台積電同時做晶圓代工與先進封裝）。

  1. 客戶／產品公司

    交付工作負載與規格，可能自研架構與 RTL。
    收入：賣晶片、系統或雲端服務。
    易混淆：「自研晶片」不等於 IP、設計與製造都自己做。
    例：Google、AWS、NVIDIA、AMD（外國公司）

  2. 矽智財 IP

    授權可重用的設計模組，例如 CPU 核心、介面、記憶體 IP。
    收入：授權金＋量產權利金。
    易混淆：不賣實體晶片，也不是晶圓廠。
    力旺 3529：嵌入式非揮發性記憶體 IP，權利金與晶圓價格、投片量連動 （華南投顧 2026-07-14 p.1，券商說法）

  3. EDA 工具

    設計、模擬、驗證與簽核用的軟體。
    收入：軟體授權。
    易混淆：工具與 IP 是不同產品，同一廠商可以兩者都賣。
    例：Synopsys（外國公司）

  4. ASIC 設計服務

    依委託範圍做架構、整合、實體設計或量產管理；接案起點分 Spec-in、Netlist-in、GDS-in。
    收入：NRE（開發費）＋量產階段的晶片供貨。
    創意 3443：Google Axion（Arm CPU）設計服務 （華南投顧 2026-07-14 p.3）
    世芯-KY 3661：AWS Trainium3 （中信投顧 2026-09-14 p.1；UBS 2026-09-22 p.1）
    聯發科 2454：Google TPU 設計服務 （UBS 2026-09-22 p.1）
    智原 3035：先進製程與先進封裝 NRE，量產多落在 2027 （中信投顧 2026-09-14 p.1）

  5. 晶圓代工

    依設計資料在晶圓上製造電路。
    收入：按晶圓片數計價的代工費。
    易混淆：代工不替客戶決定晶片架構。
    台積電 2330：雲端 AI 晶片主要代工廠 （UBS 2026-09-22 p.1）；AMD Venice 以台積電 2 奈米量產 （AMD 新聞稿 2026-05-21，公司自述）

  6. 測試

    晶圓測試與成品測試，篩出不合規格的晶粒或產品。
    收入：測試服務費。
    京元電子 2449：2026 全年成長指引因 NVIDIA Rubin 生產延後，由 40% 下修至 30% 高段 （富邦投顧 2026-07-28 p.1，券商轉述）

  7. 封裝（含先進封裝）

    切割、接合、互連與保護；先進封裝把多個晶粒整合在一起。
    收入：封裝與測試服務費。
    日月光投控 3711：先進封裝與測試；券商估其在 AMD Venice、NVIDIA Vera CPU 的參與度高 （UBS 2026-09-22 p.1；富邦投顧 2026-07-28 p.1–2，券商估計，AMD 未公布封裝夥伴）
    台積電 2330：CoWoS-L、SoIC-X 用於 AMD 資料中心產品 （AMD 新聞稿 2026-05-21）

  8. 系統周邊（以伺服器 CPU 為例）

    CPU 裝上主機板後需要的插槽、管理晶片、載板與組裝。
    收入：零組件與組裝。
    嘉澤 3533：x86 伺服器 CPU 插槽 （國泰期貨 2026-09-24 p.4）
    信驊 5274：伺服器 BMC 管理晶片 （UBS 2026-09-22 p.1）

台股代號旁的角色是券商點名或公司自述，不是市占、不是推薦，也不代表該業務占營收多少；括號內為來源與日期。核對日 2026-10-08。

以伺服器 CPU 為例：誰設計、誰製造？

同樣叫 CPU，三個陣營的設計與製造分工完全不同；台灣多數落在「製造、封測、周邊」，而不是設計。

陣營2026 現役代表產品設計製程與晶圓廠台灣的位置
x86：Intel XeonXeon 6（Granite Rapids）；Xeon 6+（Clearwater Forest，2026-06 推出）；Xeon 7（Diamond Rapids）延至 2027IntelIntel 自家晶圓廠：Xeon 6 運算晶粒 Intel 3Xeon 6+ 運算晶粒 Intel 18AXeon 7：18A-P晶粒在 Intel 自家廠，較少經過台灣晶圓代工；台廠多在插槽（嘉澤 3533）、BMC（信驊 5274）、ABF 載板與伺服器組裝。
x86：AMD EPYC第 6 代 EPYC「Venice」（Zen 6，2026-07 發表，最高 256 核）AMD（沒有自有晶圓廠）台積電 2 奈米2026-05 在台灣量產爬坡，規劃再於台積電亞利桑那廠量產（公司自述）台積電製造；券商估日月光投控在 Venice 封裝參與度高（富邦投顧 2026-07-28 p.2，券商估計；AMD 未公布封裝夥伴）。
Arm 架構NVIDIA Vera（88 核自研 Olympus 核心，可單獨銷售；前代 Grace）；AWS Graviton5（192 核）；Google Axion；微軟 Cobalt；Arm 自有品牌 AGI CPU（2026 發表，136 核）兩種做法：用 Arm 現成的 Neoverse 核心設計（例如 Arm AGI CPU、AWS Graviton5、微軟 Cobalt 200 用 Neoverse V3）；或取得架構授權自研核心（例如 NVIDIA Vera 的 Olympus 核心）。Arm 自 2026 年起也自己賣晶片。多委託晶圓代工；Arm AGI CPU：台積電 3 奈米台積電代工（Arm AGI CPU 晶片標示產地台灣）；創意被券商點名負責 Google Axion 設計服務（華南投顧 2026-07-14 p.3，券商說法）。聯發科與 NVIDIA 共同設計的 GB10 用於桌上型 DGX Spark，不是伺服器 CPU。

市場結構（券商估計）：x86 伺服器 CPU 市占約 85%、Intel 逾六成；ARM 2028 年有機會到 30%，屆時 x86 插槽受惠程度會被稀釋（國泰期貨 2026-09-24 p.4）。Intel 執行長稱 CPU 供應只能滿足約 50% 的客戶需求（國泰轉述，公司說法，無第三方統計）。台灣目前沒有自有品牌的主流伺服器 CPU（推論）。個別公司受惠多少，仍需核對產品與營收占比。

來源（核對日 2026-10-08）：AMD 新聞稿 2026-05-21：Venice 以台積電 2 奈米在台量產爬坡、規劃亞利桑那廠T客邦 2026-07-28：第 6 代 EPYC 發表、最高 256 核TrendForce 2026-03-03：Xeon 6+ Clearwater Forest 運算晶粒採 Intel 18ATweakTown：Computex 2026 正式推出 Xeon 6+（18A／Intel 3／Intel 7 分工）TweakTown：Xeon 7 Diamond Rapids 採 18A-P、2027 推出TechSpot：NVIDIA Vera 88 核 Arm CPUT客邦：Arm AGI CPU 自有品牌、台積電 3 奈米、136 核 Neoverse V3The Register 2025-12-04：AWS Graviton5 192 核TechInsights：Neoverse V3 用於 AWS Graviton5、微軟 Cobalt 200聯發科 2025-10-14：與 NVIDIA 共同設計桌上型 GB10券商研報（原始 PDF）：富邦投顧《2027 年半導體展望》2026-07-28 p.1–2；UBS《ASICs and CPUs move to center stage》2026-09-22 p.1；國泰期貨《4Q26 伺服器產業展望》2026-09-24 p.4；中信投顧《ASIC 與 PMIC 月營收評析》2026-09-14 p.1；華南投顧《IP／ASIC 產業速報》2026-07-14 p.1、p.3。

04 / CUSTOM SILICON

客製，深入到哪一層？

板卡客製改晶片周圍，FPGA 重配邏輯；
ASIC 則把需求做進晶片設計。

晶片不變，周圍重新設計：改 PCB、供電、連接器與韌體
金色＝本次客製範圍結構與訊號皆為概念示意

板卡／韌體客製

改變晶片周圍與使用方式

使用既有晶片，設計 PCB、供電、連接器、韌體或軟體。晶片內部電路通常沒有因此重做。

例如同一顆 GPU，搭配不同板卡、散熱與系統韌體。

沒有新晶片光罩，不代表沒有開發費或驗證成本。

FPGA 邏輯配置

用現成晶片重新配置硬體邏輯

晶片由供應商先製造好，再載入配置資料，使用可程式化邏輯（LUT）與互連實作功能。

適合原型、需求仍會改變或特定可重配置應用。

不必為每次邏輯變更新製光罩，但仍需硬體設計、驗證與時序收斂。

客製 ASIC

把目標功能做進新的晶片設計

依工作負載設計架構、整合 IP、完成驗證與實體設計，再交付製造。不是只把現成 GPU 換個名字。

例如針對特定模型運算、資料流與記憶體介面設計的加速器。

前期投入與試產風險較高；量產後固定電路不能像 FPGA 一樣任意重新配置。

三種客製，並排比較。

比較項目板卡／韌體客製FPGA 配置客製 ASIC
客製發生在哪一層晶片周圍：PCB、供電、連接器、韌體現成晶片內的可程式邏輯與互連新晶片的電路設計
需要新晶片光罩嗎不需要不需要需要（tape-out）
前期投入板級設計與驗證邏輯設計、驗證與時序收斂最高：架構、驗證、實體設計、光罩與試產（NRE）
量產後還能改嗎可更新韌體或改版板卡可重新載入配置固定電路不能重寫；晶片內的 CPU、韌體等可程式部分仍可更新
適合情境用現成晶片快速做出產品原型、需求仍會變、需可重配置工作負載明確、出貨量大到能攤提開發費
這裡的「一般客製」指什麼？

使用現成晶片，調整板卡、韌體或系統。兩者都可能需要工程開發；差別在改動的位置，而不是有沒有寫程式。

流程為差異示意，非實際製造順序或速度。ASIC 是應用專用積體電路，不限 AI。廣義的 ASIC 也包含賣給多家客戶的專用標準品（ASSP）；台股新聞說的「客製 ASIC」，多指單一雲端客戶委託設計的晶片（例如 Google TPU、AWS Trainium）。

ASIC、SoC、IP，並不是三種互斥的晶片。

ASIC：用途

為特定應用設計的積體電路。AI 加速器、網通與控制晶片都可能屬於此範疇。

SoC：整合形式

在晶片內整合處理器、記憶體控制器、介面等系統功能。一顆客製 ASIC 也可以是 SoC。

矽智財 IP：設計模組

可重用或授權的晶片設計內容，例如 CPU 核心、介面或 SRAM 巨集；不是拿一顆實體晶片貼進去。

真正做一顆客製晶片，要經過哪些關卡？

  1. 定義工作負載決定要跑什麼、資料量多大、功耗與成本限制；不是先決定晶片越大越好。
  2. 架構與 IP 選擇安排運算單元、記憶體、互連與介面；決定哪些自研、哪些授權。
  3. RTL 與驗證用硬體描述建立功能，驗證正常與邊界情況，並規劃可測試性。RTL 不是一般應用程式。
  4. 實體設計與簽核把邏輯實作成版圖，處理時序、功耗、面積、供電與製造規則；封裝也需共同設計。
  5. Tape-out／試產交付製造資料，製作晶圓與樣品；tape-out 是重要里程碑，不等於量產成功。
  6. Bring-up 與軟體驗證樣品、除錯、效能調校，建立驅動、runtime、編譯器或框架支援。
  7. 量產與維護確認良率、測試、可靠度與供應鏈；設計缺陷可能需要改版重投。

矽智財：借用成熟模組，仍要完成整體整合。

IP 類型在晶片裡的工作整合時要注意
CPU／控制核心執行控制流程或通用程式授權範圍、工具鏈、軟體相容與系統連接。
介面控制器／PHY如 PCIe、DDR、HBM 或高速串列介面控制器與實體電路分工不同；製程、封裝、板級訊號要搭配。
記憶體與基礎 IPSRAM 巨集、標準元件庫等速度、面積、功耗與製程版本相依。
Soft IP常以可綜合 RTL 等形式交付仍需綜合、實體設計與驗證，不是毫無成本地跨製程移植。
Hard IP通常已針對特定製程完成實體實作受製程、版圖與使用條件限制；不代表實體晶粒。

買 IP 可以減少部分重複設計，但不能免除整合、驗證、時序與軟體工作。IP 授權與交付形式也依供應商合約而異。各環節的台股公司見 03 價值鏈。

跟 GPU 比：為什麼有人願意投入 ASIC？

當工作負載夠明確時，專用資料流與運算單元有機會改善效能、功耗或成本。但是否划算，要連同開發費、量產數量、利用率與軟體投入評估，不能只拿峰值算力比較。

ASIC 做出來就不能改了嗎？

製造好的固定電路不能任意重寫，但 ASIC 可包含 CPU、可程式化加速器或韌體控制，因此不代表只能跑一個模型。能改的範圍取決於設計；硬體缺陷不一定能靠軟體修正。

「客製 ASIC」等於「全客製電路」嗎？

不等於。客製 ASIC 常使用標準元件庫與第三方 IP；full-custom 描述更細部的電晶體或版圖設計方式。產品為客戶客製，不代表每個電晶體都從零手工設計。

NRE、IP 授權與量產收入差在哪？

NRE 是非重複性工程費，常與開發及里程碑相關。IP 可能有授權費、權利金或其他條款；量產階段可能有晶片供貨及服務收入。實際認列與利潤取決於合約，不能把設計案、投片與量產當成同一件事。

投資者可以怎麼閱讀一則 ASIC 新聞？

先確認客戶交給服務商的是規格、RTL、網表還是版圖；再看里程碑是接案、tape-out、樣品驗證或量產。最後追問 IP 授權、軟體成熟度、封裝與良率，別把合作公告直接換算成出貨收入。

AI 伺服器與軟體 →多晶粒封裝 →

原理來源（核對日 2026-10-08）：Arm：ASIC 與 FPGA 的差異創意電子：Spec-in、Netlist-in（TK1）與 GDS-in（TK2）服務Synopsys：矽智財與晶片整合Synopsys：EDA 設計與驗證

05 / READING THE NEWS

讀產業新聞，別只看「幾奈米」。

觀察面向理解方式
製程節點是製程世代名稱，不等同電晶體的單一實體尺寸。Intel 在 2021 年把原本的 10nm Enhanced SuperFin 改名為「Intel 7」，之後的 Intel 20A、18A，以及台積電 A16，「A」取自埃（Å，0.1 奈米），同樣只是世代標籤。不同公司的同名節點不能直接比，要看效能、功耗與密度。
良率投入製造後，有多少產品符合要求；測試標準、晶粒面積與製程成熟度都會影響解讀。
產能與利用率能做多少與實際做多少是不同問題；不同節點、設備與產品的產能不一定能互換。
成熟製程電源管理、類比、控制等功能各有要求，並非所有產品都追求最先進邏輯製程。

來源：Intel 8-K 2021-07-26（Intel Accelerated：10nm Enhanced SuperFin 改名 Intel 7、Intel 20A 進入埃世代）

延伸閱讀：晶片如何組成 AI 伺服器 →