把不同晶片，
連成一個系統。
封裝提供晶片的保護、連接與散熱路徑。先進封裝進一步縮短晶粒間距離、提高整合密度，讓邏輯、記憶體與其他功能協作。
本頁的「封裝基板」就是 PCB 頁說的 IC 載板；AI 晶片多用 ABF 載板。兩頁指的是同一層。
基板並排、中介層／橋接、垂直堆疊：三種整合形態。
Chiplet 是把系統功能拆分為可整合晶粒的設計方式；2D、2.5D 與 3D 則描述不同整合形態。Chiplet 不等於某一種封裝技術。
怎麼判斷要哪一種？先看晶粒之間要接多少條線、距離多近。例：HBM4 每顆記憶體有 2,048 條資料線（JEDEC JESD270-4，2025-04-16 公布，第三方標準）。要在幾毫米內接上這麼多線，需要比封裝基板更細的中介層或橋接線路，所以 GPU＋HBM 走 2.5D（推論）。
晶粒並排，透過封裝基板連接
多個晶粒直接放在封裝基板（IC 載板）上，由基板線路相連。
- 代表
- 多晶片模組；單晶粒扇出（FOWLP、PMIC 等面板扇出）
- 代價
- 基板線路較粗，晶粒間能接的線數有限。
並排在中介層上，或用橋接連起交界
晶粒並排在中介層上，或只在晶粒交界處嵌入橋接（局部矽互連），換取細密的晶粒間線路。圖例畫的是整片中介層。
- 代表
- CoWoS-S／R／L；日月光 FOCoS-Bridge（公司宣稱）；Intel EMIB（橋接埋在基板內）；面板化的 CoPoS（未量產）
- 代價
- 中介層面積、良率與成本；尺寸越大越難做。
晶粒上下接合，資料走垂直方向
晶粒直接疊起來，可縮短部分資料路徑、提高面積利用。實際接合與垂直連線方式依技術而異。
- 代表
- SoIC（混合鍵合）；HBM 本身的 DRAM 堆疊（TSV 垂直互連，見記憶體頁）
- 代價
- 散熱、供電、接合良率與測試要一起設計。
立體圖為概念示意，不代表實際比例、製程細節或特定產品；資料流不表示真實連線數或傳輸速度。2.5D 不一定使用全尺寸矽中介層，也可採局部橋接。
六種技術加 CPO，同時比較。
先看並排的截面縮圖和比較表；想看單一技術怎麼組起來，再用下方的動畫實驗室。
銅色框＝這一種和其他技術不同的地方。深綠＝晶粒，淺綠橫條＝HBM，米色＝RDL，灰綠＝矽。概念示意，非實際比例。
比較表：2026-10 的狀態與限制
| 技術 | 整合形態 | 晶粒之間怎麼連 | 加工載體 | 2026-10 狀態（附出處與性質） | 主要限制 |
|---|---|---|---|---|---|
| CoWoS-S | 2.5D | 一整片矽中介層，以矽穿孔（TSV）往下接基板 | 12 吋晶圓 | 量產。中介層約受 3.3 倍光罩面積限制，更大的封裝改走 L 或 R（台積電 3DFabric 頁，經搜尋摘要轉引，原頁對自動抓取回 403）。NVIDIA 2025 年起把需求從 S 移往 L（TrendForce 2025-02-24，第三方報導） | 大面積矽中介層的良率與成本 |
| CoWoS-R | 2.5D | RDL 中介層：高分子介電材料＋銅線 | 12 吋晶圓 | 量產；本頁未查到公開的出貨占比 | 線路比矽中介層粗，密度與電性要取捨（推論） |
| CoWoS-L | 2.5D | 以 RDL 為主，只在晶粒交界嵌入局部矽互連（LSI）橋接 | 12 吋晶圓 | NVIDIA Blackwell 起的主力：NVIDIA 取得 2025 年 CoWoS-L 七成以上產能（TrendForce 2025-02-24，第三方報導）。同類方案：日月光 FOCoS-Bridge（公司宣稱等同 CoWoS-L，國票 2026-09-07 轉述）；Intel EMIB 把橋接埋在基板內 | 橋接對位精度、多晶粒整體良率 |
| SoIC | 3D | 晶粒上下直接接合；SoIC-X 為無凸塊的混合鍵合 | 12 吋晶圓 | 量產：AMD 3D V-Cache 與 MI300 是首批量產產品，MI300 先 SoIC 堆疊、再放進 CoWoS（媒體報導：AnandTech、Tom's Hardware） | 散熱、供電、鍵合良率、堆疊前後的測試 |
| FOWLP | 2D 扇出（多晶粒時可加橋接） | RDL 從晶粒接點往外展開到焊球，不需要另一片中介層 | 12 吋「重組晶圓」：切好的晶粒重新排列，不是原生晶圓 | 量產多年；台積電的扇出技術家族叫 InFO，InFO 不等於所有 FOWLP | 晶粒偏移、翹曲、RDL 對位 |
| FOPLP（單晶粒） | 2D 扇出 | 同 FOWLP | 矩形面板，例如 620×750mm | 已量產，用於 PMIC、RF 等成熟製程產品（TrendForce 2026-06-17，第三方） | 大面積翹曲、製程均勻度 |
| 面板級 2.5D（CoPoS 等） | 2.5D | 把中介層從圓形晶圓搬到方形面板，承載多顆邏輯晶粒＋HBM | 310×310mm 等面板 | 尚未量產。台積電 CoPoS：2027 試產、2H28 量產（TrendForce 2026-06-17，第三方）。量產規劃：日月光 1H27、310×310；力成 2H27、510×515；Amkor 未定、650×650（元大投顧 2026-06-15 p.3，資料來源標「TSMC、元大投顧預估」） | 翹曲、曝光拼接對位、邊角均勻度、檢測盲區、散熱（國票 2026-09-07 列為尚未克服） |
| CPO（台積電 COUPE） | 封裝整合方式 | 光引擎與交換／運算晶片放在同一封裝基板上，相距毫米級。COUPE 以 SoIC-X 把電晶片（EIC）疊在光晶片（PIC）上（台積電於 SEMICON 2026 的公司說法，國票 2026-09-07 p.4 轉述） | — | 導入初期；國票稱「CPO 2H26 進入量產」（券商說法，未獲原廠確認）。對照 NPO：光引擎放在封裝外、緊鄰晶片的主機板插座，相距數公分。光通訊頁：CPO 與 NPO → | 散熱、光纖耦合、測試與維修 |
性質標記：「第三方」＝研究機構或標準組織；「公司宣稱」＝廠商自己說；「券商」＝投顧研報整理或預估；「推論」＝本頁判斷。CoWoS 家族是同一家族的不同互連選項，不是單純的好壞排名。
動畫實驗室：一次看一種的組合過程
一整片矽中介層，連起邏輯與 HBM。
組合動畫只播一次。頁首「暫停圖解動畫」會停住全頁動畫，包括這裡。
需要密集晶粒互連的 AI／高效能運算。
大面積中介層的製造、良率與整合要求。
深綠＝晶粒，金色＝電性互連。截面與排列均為概念示意，非實際比例、焊點數或完整製程順序。扇出動畫採先放晶粒的流程為例，產業也有 RDL-first 等流程。SoIC 圖採混合鍵合概念，不能代表所有變體。FOPLP 動畫畫的是單晶粒扇出；AI 用的面板級 2.5D（CoPoS）是另一條路線，見上方比較表。
四個詞看懂圖：RDL、中介層、封裝基板、混合鍵合
RDL：重新分布線路，把原本接點的位置重新引出；扇出封裝可把連接延伸至晶粒邊界之外。
中介層：晶粒與封裝基板之間的互連結構，不一定是一整片矽。
封裝基板：中介層下方、把細密接點引向 PCB 的有機基板，也叫 IC 載板；AI 晶片多用 ABF 載板。材料與缺料問題見 PCB 頁。
混合鍵合：結合介電材料與金屬接點的接合方式，圖中金線只表示電性連接，不表示有長導線懸空。
從封裝流程，認識供應鏈。
依流程排列；每個節點列出研報點名過的台股（附代號、出處與日期）。券商點名／公司自述，非市占、非推薦。同一家公司可能出現在多個步驟。
- 01
晶粒準備與 CoW 接合
晶圓測試、薄化、切割後，把邏輯晶粒與 HBM 接到中介層上（Chip on Wafer）。
- 台積電 2330CoWoS、SoIC；富邦估 2027 年底 CoWoS 18 萬片／月富邦投顧 2026-07-28 p.1，券商估計
- 日月光投控 3711（含矽品）CoW 擴產最積極：UBS 估 2026 年底 20kwpm → 2027 年底 70kwpmUBS 2026-09-22 p.1，券商估計
- Amkor（AMKR）CoW 產能 2027 年底 20kwpmUBS 同頁，券商估計
- 02
上基板、保護與散熱
整組結構接到封裝基板（oS），再做底填、封膠與散熱蓋；面板級封裝也在這一段。
- 日月光投控 3711非台積電的 CoWoS 產能之一；FoCoS 產能富邦估上調至 5 萬片／月；面板級封裝 1H27 量產規劃UBS 2026-09-22 p.3；富邦 2026-07-28 p.1；元大 2026-06-15 p.3（皆券商）
- 力成 6239面板級封裝 2H27 量產規劃（510×515mm）元大 2026-06-15 p.3，元大整理
- 03
封裝基板（IC 載板）
與前兩步平行供應：載板廠把 ABF 載板交給封裝廠。缺料與材料問題見 PCB 頁。
- 欣興 3037AI 客戶範圍廣國泰期貨 2026-08-07 p.1
- 南電 8046大尺寸網通晶片載板國泰期貨 2026-08-07 p.1
- 景碩 3189受惠 AI 大客戶外溢訂單國泰期貨 2026-08-07 p.1
- 04
測試與驗證
電性、功能與可靠度測試，不只在流程末端，也分布在多個階段。
- 京元電子 2449測試代工；2026 全年指引因 Rubin 延後由 +40% 下修至高 30%富邦投顧 2026-07-28 p.1
- 鴻勁 7769測試分選機，含 CPO 光電同測國票 2026-09-07 p.10–11
- 致茂 2360測試與量測設備UBS 2026-09-22 p.1 點名
設備軌：橫跨各步驟
- 弘塑 3131、萬潤 6187：UBS 點名受惠「封裝結構更大、更複雜」UBS 2026-09-22 p.1
- 竑騰 7751：點膠、植片、壓合機台國票 2026-09-07 p.10
- 長廣 7795、志聖 2467：ABF 載板真空壓膜、撕膜設備國泰期貨 2026-07-14 p.1
角色描述取自研報文字；括號內的產能數字是券商估計，不是公司公告。外國公司不加台股代號。
整合得更緊密，也要解決更多問題。
| 觀察重點 | 研究問題 |
|---|---|
| 互連密度與頻寬 | 晶粒間需要多少資料交換？連線距離、功耗與介面如何搭配？ |
| 散熱與供電 | 熱如何從堆疊結構移出？電力如何穩定供應到各晶粒？ |
| 良率與測試 | 組裝前如何確認晶粒品質？整合後哪些故障難以修復或測出？ |
| 翹曲與可靠度 | 不同材料的熱膨脹差異、接合強度與封裝尺寸如何影響品質？ |
| 產能與材料 | 限制出在接合、基板、互連製造，還是測試？不同封裝產能不能只用同一數量直接比較。 |
把封裝放回你的產業地圖。
先進製程決定晶粒內部能做什麼；封裝決定晶粒如何連在一起。HBM 本身使用堆疊 DRAM，與邏輯晶粒整合時還涉及更大層級的封裝；封裝基板（IC 載板）則接到下方的 PCB；CPO 把光引擎也放進同一個封裝基板。